更新于 3月9日

fpga工程師

8000-16000元
  • 湖州吳興區(qū)
  • 1-3年
  • 本科
  • 全職
  • 招1人

職位描述

VHDLVerilog HDLC++
崗位職責(zé)
1.需求分析與設(shè)計(jì)規(guī)劃:深入理解相機(jī)硬件系統(tǒng)需求,制定詳細(xì)的設(shè)計(jì)規(guī)格書(shū),明確功能、性能、接口及時(shí)序約束等關(guān)鍵參數(shù),為FPGA開(kāi)發(fā)提供清晰的指導(dǎo)。
2.HDL編碼與模塊化設(shè)計(jì):使用硬件描述語(yǔ)言(HDL),如VHDL或Verilog,進(jìn)行FPGA邏輯設(shè)計(jì),采用模塊化方法拆解系統(tǒng)功能,確保代碼的可讀性和可維護(hù)性。
3.時(shí)序分析與優(yōu)化:進(jìn)行時(shí)序分析,包括建立時(shí)間、保持時(shí)間計(jì)算,優(yōu)化關(guān)鍵路徑,解決跨時(shí)鐘域(CDC)問(wèn)題,確保設(shè)計(jì)滿(mǎn)足時(shí)序要求。
4.功能仿真與驗(yàn)證:使用仿真工具(如ModelSim)進(jìn)行功能仿真,驗(yàn)證設(shè)計(jì)邏輯的正確性,確保模塊按預(yù)期工作,為后續(xù)開(kāi)發(fā)提供可靠依據(jù)。
5.板級(jí)調(diào)試與性能優(yōu)化:將程序下載到FPGA開(kāi)發(fā)板,進(jìn)行硬件調(diào)試,優(yōu)化系統(tǒng)性能,確保整體系統(tǒng)的穩(wěn)定性和可靠性,為產(chǎn)品交付提供保障。
任職要求
1.專(zhuān)業(yè)背景:
電子、自動(dòng)化、通信等相關(guān)專(zhuān)業(yè)本科及以上學(xué)歷。
2.工作經(jīng)驗(yàn):
1-3年FPGA開(kāi)發(fā)經(jīng)驗(yàn),具備扎實(shí)的硬件開(kāi)發(fā)基礎(chǔ)。或優(yōu)秀應(yīng)屆生。
3.技能要求:
熟練掌握Vivado等FPGA設(shè)計(jì)工具,能夠高效完成硬件設(shè)計(jì)任務(wù)。
熟悉常用的IP。
熟悉常用芯片通信協(xié)議如:SPI、I2C,以及常用的串口和通信協(xié)議如:UART、Ethernet等。
精通VHDL、Verilog和C++編程語(yǔ)言,具備良好的編程習(xí)慣和代碼優(yōu)化能力。
能夠獨(dú)立進(jìn)行時(shí)序分析,并解決復(fù)雜的時(shí)序問(wèn)題,確保硬件設(shè)計(jì)的穩(wěn)定性。
4.優(yōu)先條件:
具備相機(jī)采集程序和DDR內(nèi)存開(kāi)發(fā)經(jīng)驗(yàn)者優(yōu)先。
具備嵌入式系統(tǒng)開(kāi)發(fā)經(jīng)驗(yàn),熟悉硬件與軟件協(xié)同開(kāi)發(fā)流程,和精通數(shù)字圖像處理算法者優(yōu)先。
5.個(gè)人素質(zhì):
具備較強(qiáng)的學(xué)習(xí)能力,能夠快速掌握新技術(shù),適應(yīng)不斷變化的技術(shù)環(huán)境。
具有良好的團(tuán)隊(duì)合作精神和溝通能力,能夠與不同部門(mén)的同事高效協(xié)作。
具備較強(qiáng)的問(wèn)題解決能力,能夠在壓力下保持冷靜,快速定位并解決問(wèn)題。

工作地點(diǎn)

國(guó)際人才創(chuàng)業(yè)港

相似職位

查看更多相似職位

職位發(fā)布者

周先生/人事經(jīng)理

三日內(nèi)活躍
立即溝通
迪玥科技(湖州)有限公司
公司主頁(yè)