1）硬件電路設(shè)計
負(fù)責(zé)高速數(shù)據(jù)采集系統(tǒng)(10M采樣速率以上)設(shè)計，包括信號調(diào)理電路（如抗噪聲設(shè)計、濾波電路）、高速PCB布局（抗干擾布線、信號完整性優(yōu)化）。
涉及高速ADC/DAC接口設(shè)計、DDR4內(nèi)存控制、JESD204B/PCIe等高速串行通信協(xié)議實現(xiàn)。
2）FPGA開發(fā)與算法實現(xiàn)
基于Xilinx/Altera FPGA平臺，實現(xiàn)數(shù)字信號處理算法（如FIR/IIR濾波、FFT、數(shù)字下變頻），具備國產(chǎn)FPGA開發(fā)經(jīng)驗優(yōu)先。
結(jié)合Zynq SoC或異構(gòu)計算平臺，完成軟硬件協(xié)同開發(fā)與系統(tǒng)集成。
3）驗證與優(yōu)化
使用ModelSim/Vivado/Quartus進行仿真驗證，優(yōu)化時序約束與資源利用率。
配合軟件團隊完成系統(tǒng)聯(lián)調(diào)與性能測試。
4）任職要求細(xì)化
（1）硬性技能
學(xué)歷要求：電子工程/通信工程/自動化等相關(guān)專業(yè)，本科及以上學(xué)歷（應(yīng)屆生優(yōu)先碩士）。
（2）技術(shù)能力：
精通Verilog/VHDL，熟悉SystemVerilog仿真驗證。
3年以上FPGA開發(fā)經(jīng)驗，具備高速接口（PCIe/JESD204B）或復(fù)雜SoC項目經(jīng)驗。
熟悉數(shù)字信號處理算法及其FPGA實現(xiàn)，具備嵌入式系統(tǒng)開發(fā)能力者優(yōu)先。
（3）軟性素質(zhì)
問題解決能力：能獨立調(diào)試硬件兼容性、時序沖突等復(fù)雜問題。
學(xué)習(xí)與創(chuàng)新：跟蹤FPGA技術(shù)動態(tài)（如新架構(gòu)、AI加速工具鏈），探索創(chuàng)新應(yīng)用場景。
團隊協(xié)作：跨部門溝通（硬件、軟件、算法團隊），推動項目高效落地。