崗位職責(zé):
1.負(fù)責(zé)FPGA邏輯的總體設(shè)計(jì)及詳細(xì)設(shè)計(jì),編寫FPGA設(shè)計(jì)文檔、測(cè)試文檔等;
2.負(fù)責(zé)搭建FPGA邏輯開發(fā)的軟件環(huán)境及仿真平臺(tái),F(xiàn)PGA邏輯的仿真和調(diào)試;
3.負(fù)責(zé)FPGA的板上調(diào)試,協(xié)助完成系統(tǒng)集成測(cè)試;
4.負(fù)責(zé)FPGA邏輯開發(fā)過程的設(shè)計(jì)、測(cè)試等文檔的編寫。
任職要求:
1. 電子信息工程、通信工程、物理學(xué)與電子工程等相關(guān)專業(yè),本科及以上學(xué)歷;
2.熟悉 VerilogHDL或VHDL硬件描述語(yǔ)言;
3. 具備Xilinx、Altera等公司的產(chǎn)品開發(fā)環(huán)境,熟悉相關(guān)開發(fā)、仿真、綜合流程;
4. 具有數(shù)字濾波、高速ADC開發(fā)經(jīng)驗(yàn)優(yōu)先;
5.了解半導(dǎo)體探測(cè)器并具備相關(guān)產(chǎn)品應(yīng)用經(jīng)驗(yàn)者優(yōu)先;
6. 較強(qiáng)的責(zé)任感,工作積極主動(dòng),具備良好的團(tuán)隊(duì)協(xié)作精神;
7.較強(qiáng)的溝通能力和學(xué)習(xí)能力。
公司與棗莊市創(chuàng)新研究院簽署有人才共引共用協(xié)議,條件符合及工作能力者,可享受創(chuàng)新研究院事業(yè)編制身份。
根據(jù)棗莊市人才補(bǔ)貼政策,與我司簽訂3年以上勞動(dòng)合同并繳納社會(huì)保險(xiǎn)者,基于補(bǔ)貼連續(xù)發(fā)放3年,其中博士畢業(yè)生(≤45歲)5000元/月,碩士畢業(yè)生(≤35歲)2000元/月,本科畢業(yè)生(擇業(yè)期內(nèi))1000元/月。享受購(gòu)買首套住房補(bǔ)貼:博士畢業(yè)生20萬元,碩士畢業(yè)生(畢業(yè)五年內(nèi))5萬元,本科畢業(yè)生(畢業(yè)5年內(nèi))2萬元。
職位福利:五險(xiǎn)一金、加班補(bǔ)助、周末雙休、節(jié)日福利
職位亮點(diǎn):條件符合工作能力優(yōu)秀者,可享受事業(yè)編制