崗位職責(zé):
1、和設(shè)計(jì)師密切合作,了解被測設(shè)計(jì),制定測試方案和測試計(jì)劃;
2、應(yīng)用UVM開發(fā)和維護(hù)芯片級和模塊級驗(yàn)證環(huán)境,編寫testcase;
3、和設(shè)計(jì)工程師合作,執(zhí)行白盒驗(yàn)證、灰盒驗(yàn)證、后仿真;
任職要求:
1、掌握數(shù)字電路設(shè)計(jì)基礎(chǔ)知識和同步電路設(shè)計(jì)基礎(chǔ)知識;
2、精通System Verilog,有UVM經(jīng)驗(yàn)者優(yōu)先;
3、熟練掌握perl等腳本語言;
4、熟悉Verilog語言,熟悉RTL時序,能看懂Verilog代碼。
職位福利:五險一金、補(bǔ)充醫(yī)療保險、定期體檢、工作居住證、績效獎金、帶薪年假、彈性工作