a) 學(xué)歷：大學(xué)本科及以上；

b) 專業(yè)：電子、通信、自動化等相關(guān)專業(yè)，英語四級以上，能夠熟練閱讀和理解英文資料；

c) 經(jīng)驗：有三年以上邏輯設(shè)計經(jīng)驗，熟悉通信、雷達(dá)信號處理流程，熟練使用Xilinx Altera等公司的FPGA/CPLD器件、AD、DA、DDS等常用器件；熟悉主流FPGA設(shè)計流程，能夠熟練使用Xilinx / Altera的CPLD / FPGA等大規(guī)模邏輯設(shè)計相關(guān)開發(fā)工具（如綜合、仿真工具）；熟悉基于FPGA的接口設(shè)計，如USB、PCI、VME、千兆網(wǎng)、光纖等接口；熟練使用Verilog/VHDL硬件編程語言，有實際FPGA代碼編寫經(jīng)驗；熟悉數(shù)模轉(zhuǎn)換件（ADC、DAC）調(diào)試，具有數(shù)據(jù)采集、信號處理理論知識和應(yīng)用經(jīng)驗者優(yōu)先（如DDC/DCU\數(shù)字濾波器設(shè)計等）；熟悉數(shù)字調(diào)制解調(diào)（FSK、PSK、QAM等）或信道編譯碼（卷積碼、RS碼、Turbo碼、LDPC碼等）算法者優(yōu)先。

崗位職責(zé)：

a) 參與產(chǎn)品設(shè)計的方案討論，協(xié)助FPGA選型，并配合硬件人員對相關(guān)外圍電路的設(shè)計；

b) 負(fù)責(zé)產(chǎn)品中FPGA邏輯接口設(shè)計、相關(guān)算法設(shè)計；

c) 負(fù)責(zé)功能模塊的編寫、仿真、時序仿真分析、時序約束、RTL代碼的邏輯綜合實現(xiàn)；

d) 負(fù)責(zé)同軟件、硬件設(shè)計人員共同完成產(chǎn)品中與FPGA相關(guān)的硬件和軟件調(diào)試及測試；

e) 負(fù)責(zé)產(chǎn)品設(shè)計相關(guān)技術(shù)文檔的撰寫、以及相關(guān)代碼的維護(hù)；

f) 負(fù)責(zé)FPGA的庫文件、版本控制；

g) 做好保密工作，完成公司領(lǐng)導(dǎo)交辦的其它工作。