更新于 8月19日

fpga邏輯工程師

1.5-3萬
  • 成都武侯區(qū)
  • 3-5年
  • 本科
  • 全職
  • 招1人

職位描述

Verilog HDLVivado

崗位職責(zé):
1.負(fù)責(zé)各類單板FPGA的需求分析及方案設(shè)計工作;
2.負(fù)責(zé)FPGA程序設(shè)計、仿真及相關(guān)調(diào)試工作;
3.配合系統(tǒng)工程師、硬件工程師完成各類板卡、設(shè)備的聯(lián)調(diào);
4.配合完成方案設(shè)計、及相關(guān)項目文檔。

任職資格:
1.計算機(jī)、電子信息類相關(guān)專業(yè),本科及以上學(xué)歷;
2.兩年以上FPGA邏輯開發(fā)、仿真、調(diào)試經(jīng)驗,熟練掌握Verilog/VHDL語言;
3. 熟練使用Xilinx ISE、Modelsim、VIVADO等開發(fā)工具及器件;
4.精通常見低速接口的邏輯設(shè)計,如串口、SPI、IIC、ADC、DAC等;
5.掌握PCI/PCIe、DDR3等FPGA常用高速接口的開發(fā)設(shè)計;
6.具有Ethernet、SRIO、JESD204B等高速接口調(diào)試經(jīng)驗優(yōu)先考慮;
7.具有1553B總線開發(fā)經(jīng)驗優(yōu)先考慮;
8.具有信號處理算法(如雷達(dá)、通信、圖像處理等)開發(fā)調(diào)試經(jīng)驗的優(yōu)先考慮。


職位福利:績效獎金、加班補(bǔ)助、交通補(bǔ)助、餐補(bǔ)、通訊補(bǔ)助、補(bǔ)充醫(yī)療保險、節(jié)日福利、周末雙休

工作地點(diǎn)

西部智谷B區(qū)10棟

職位發(fā)布者

馬女士/行政

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